ID čipu Intel FPGA IP jadrá

Každý podporovaný Intel® FPGA má jedinečné 64-bitové ID čipu. ID čipu Jadrá Intel FPGA IP vám umožňujú prečítať toto ID čipu na identifikáciu zariadenia.

Súvisiace informácie

• Úvod do Intel FPGA IP jadier
  • Poskytuje všeobecné informácie o všetkých jadrách Intel FPGA IP, vrátane parametrizácie, generovania, upgradovania a simulácie IP jadier.
• Generovanie skriptu nastavenia kombinovaného simulátora
  • Vytvorte simulačné skripty, ktoré nevyžadujú manuálne aktualizácie pre aktualizáciu softvéru alebo verzie IP.

Podpora zariadení

IP jadrá	Podporované zariadenia
ID čipu Intel Stratix® 10 FPGA IP jadro	Intel Stratix 10
Jedinečné ID čipu Intel Arria® 10 FPGA IP jadro	Intel Arria 10
Jedinečné ID čipu Intel Cyclone® 10 GX FPGA IP jadro	Cyklón Intel 10 GX
Jedinečné ID čipu Intel MAX® 10 FPGA IP	Intel MAX 10
Jedinečné ID čipu Intel FPGA IP jadro	Stratix V Arria V Cyclone V

Súvisiace informácie

• Jedinečné ID čipu Intel MAX 10 FPGA IP Core

ID čipu Intel Stratix 10 FPGA IP Core

• Táto časť popisuje ID čipu Intel Stratix 10 FPGA IP jadro.

Popis funkcie

Signál data_valid začína nízko v počiatočnom stave, keď sa zo zariadenia nečítajú žiadne údaje. Po privedení impulzu medzi vysokými a nízkymi hodnotami do vstupného portu Readid ID čipu Intel Stratix 10 FPGA IP prečíta jedinečné ID čipu. Po prečítaní jadro IP aktivuje signál data_valid, ktorý indikuje, že jedinečná hodnota ID čipu na výstupnom porte je pripravená na získanie. Operácia sa zopakuje iba vtedy, keď resetujete jadro IP. Výstupný port chip_id[63:0] uchováva hodnotu jedinečného ID čipu, kým neprekonfigurujete zariadenie alebo neresetujete jadro IP.

Poznámka: Nemôžete simulovať jadro IP ID čipu, pretože jadro IP prijíma odpoveď na dáta ID čipu z SDM. Na overenie tohto jadra IP spoločnosť Intel odporúča vykonať hodnotenie hardvéru.

Porty

Obrázok 1: ID čipu Intel Stratix 10 FPGA IP Core Ports

Tabuľka 2: ID čipu Intel Stratix 10 FPGA IP Core Ports Popis

Port	I/O	Veľkosť (bit)	Popis
clkin	Vstup	1	Privádza hodinový signál do bloku ID čipu. Maximálna podporovaná frekvencia je ekvivalentná vašim systémovým hodinám.
resetovať	Vstup	1	Synchrónny reset, ktorý resetuje jadro IP. Ak chcete resetovať jadro IP, aktivujte signál resetovania na vysokú úroveň po dobu najmenej 10 cyklov.
data_valid	Výstup	1	Označuje, že jedinečné ID čipu je pripravené na získanie. Ak je signál nízky, jadro IP je v počiatočnom stave alebo prebieha načítanie údajov z ID poistky. Keď jadro IP potvrdí signál, dáta sú pripravené na získanie na výstupnom porte chip_id[63..0].
chip_id	Výstup	64	Označuje jedinečné ID čipu podľa umiestnenia príslušného ID poistky. Údaje sú platné až potom, čo jadro IP potvrdí signál data_valid. Hodnota pri zapnutí sa resetuje na 0. Výstupný port chip_id [63:0] uchováva hodnotu jedinečného ID čipu, kým neprekonfigurujete zariadenie alebo nezresetujete jadro IP.
pripravený	Vstup	1	Signál readid sa používa na načítanie hodnoty ID zo zariadenia. Zakaždým, keď sa hodnota signálu zmení z 1 na 0, jadro IP spustí operáciu čítania ID. Keď sa signál nepoužíva, musíte ho nastaviť na 0. Ak chcete spustiť operáciu čítania ID, zosilnite signál aspoň 3 hodinové cykly a potom ho znížte. Jadro IP začne čítať hodnotu ID čipu.

Prístup k ID čipu Intel Stratix 10 FPGA IP cez Signal Tap

Keď prepnete signál readid, jadro čipu Intel Stratix 10 FPGA IP začne čítať ID čipu zo zariadenia Intel Stratix 10. Keď je ID čipu pripravené, jadro čipu Intel Stratix 10 FPGA IP potvrdí signál data_valid a ukončí JTAG prístup.

Poznámka: Pred pokusom o načítanie jedinečného ID čipu ponechajte po úplnej konfigurácii čipu oneskorenie ekvivalentné tCD2UM. Hodnotu tCD2UM nájdete v údajovom liste príslušného zariadenia.

Resetovanie ID čipu Intel Stratix 10 FPGA IP Core

Ak chcete resetovať jadro IP, musíte aktivovať signál resetovania najmenej desať hodinových cyklov.

Poznámka

1. V prípade zariadení Intel Stratix 10 neresetujte jadro IP aspoň tCD2UM po úplnej inicializácii čipu. Hodnotu tCD2UM nájdete v údajovom liste príslušného zariadenia.
2. Pokyny na vytvorenie inštancie jadra IP nájdete v časti Intel Stratix 10 Reset Release IP v používateľskej príručke pre konfiguráciu Intel Stratix 10.

Súvisiace informácie

Používateľská príručka pre konfiguráciu Intel Stratix 10

• Poskytuje viac informácií o Intel Stratix 10 Reset Release IP.

ID čipu Intel FPGA IP Cores

Táto časť popisuje nasledujúce jadrá IP

• Jedinečné ID čipu Intel Arria 10 FPGA IP jadro
• Jedinečné ID čipu Intel Cyclone 10 GX FPGA IP jadro
• Jedinečné ID čipu Intel FPGA IP jadro

Popis funkcie

Signál data_valid začína nízko v počiatočnom stave, keď sa zo zariadenia nečítajú žiadne údaje. Po privedení hodinového signálu do vstupného portu clkin prečíta jadro čipu Intel FPGA IP jedinečné ID čipu. Po prečítaní jadro IP aktivuje signál data_valid, ktorý indikuje, že jedinečná hodnota ID čipu na výstupnom porte je pripravená na získanie. Operácia sa zopakuje iba vtedy, keď resetujete jadro IP. Výstupný port chip_id[63:0] uchováva hodnotu jedinečného ID čipu, kým neprekonfigurujete zariadenie alebo neresetujete jadro IP.

Poznámka: Jadro Intel Chip ID IP nemá simulačný model files. Na overenie tohto jadra IP spoločnosť Intel odporúča vykonať hodnotenie hardvéru.

Obrázok 2: ID čipu Intel FPGA IP Core Ports

Tabuľka 3: ID čipu Intel FPGA IP Core Ports Popis

Port	I/O	Veľkosť (bit)	Popis
clkin	Vstup	1	Privádza hodinový signál do bloku ID čipu. Maximálne podporované frekvencie sú nasledovné: • Pre Intel Arria 10 a Intel Cyclone 10 GX: 30 MHz. • Pre Intel MAX 10, Stratix V, Arria V a Cyclone V: 100 MHz.
resetovať	Vstup	1	Synchrónny reset, ktorý resetuje jadro IP. Ak chcete resetovať jadro IP, aktivujte signál resetovania na vysokú úroveň aspoň 10 cyklov clkin (1). Výstupný port chip_id [63:0] uchováva hodnotu jedinečného ID čipu, kým neprekonfigurujete zariadenie alebo nezresetujete jadro IP.
data_valid	Výstup	1	Označuje, že jedinečné ID čipu je pripravené na získanie. Ak je signál nízky, jadro IP je v počiatočnom stave alebo prebieha načítanie údajov z ID poistky. Keď jadro IP potvrdí signál, dáta sú pripravené na získanie na výstupnom porte chip_id[63..0].
chip_id	Výstup	64	Označuje jedinečné ID čipu podľa umiestnenia príslušného ID poistky. Údaje sú platné až potom, čo jadro IP potvrdí signál data_valid. Hodnota pri zapnutí sa resetuje na 0.

Prístup k jedinečnému ID čipu Intel Arria 10 FPGA IP a jedinečnému ID čipu Intel Cyclone 10 GX FPGA IP prostredníctvom signálu klepnutím

Poznámka: ID čipu Intel Arria 10 a Intel Cyclone 10 GX je nedostupné, ak máte iné systémy alebo jadrá IP pristupujúce k JTAG súčasne. NaprampLogický analyzátor Signal Tap II, Transceiver Toolkit, signály alebo sondy v systéme a jadro IP ovládača SmartVID.

Keď prepnete signál resetovania, jedinečné ID čipu Intel Arria 10 FPGA IP a jedinečné ID čipu Intel Cyclone 10 GX FPGA IP jadrá začnú čítať ID čipu zo zariadenia Intel Arria 10 alebo Intel Cyclone 10 GX. Keď je ID čipu pripravené, jedinečné ID čipu Intel Arria 10 FPGA IP a jedinečné ID čipu Intel Cyclone 10 GX FPGA IP jadrá vyhlásia signál data_valid a ukončia JTAG prístup.

Poznámka: Pred pokusom o načítanie jedinečného ID čipu ponechajte po úplnej konfigurácii čipu oneskorenie ekvivalentné tCD2UM. Hodnotu tCD2UM nájdete v údajovom liste príslušného zariadenia.

Resetovanie ID čipu Intel FPGA IP Core

Ak chcete resetovať jadro IP, musíte aktivovať signál resetovania najmenej desať hodinových cyklov. Keď zrušíte signál resetovania, jadro IP znova načíta jedinečné ID čipu z bloku ID poistky. Jadro IP po dokončení operácie potvrdí signál data_valid.

Poznámka: V prípade zariadení Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V a Cyclone V neresetujte jadro IP až po tCD2UM po úplnej inicializácii čipu. Hodnotu tCD2UM nájdete v údajovom liste príslušného zariadenia.

ID čipu Archív používateľskej príručky jadier Intel FPGA IP Cores

Ak nie je uvedená verzia jadra IP, platí používateľská príručka pre predchádzajúcu verziu jadra IP.

Základná verzia IP	Používateľská príručka
18.1	ID čipu Užívateľská príručka Intel FPGA IP Cores
18.0	ID čipu Užívateľská príručka Intel FPGA IP Cores

História revízií dokumentu pre ID čipu Intel FPGA IP Cores Užívateľská príručka

Verzia dokumentu	Intel Quartus® Primárna verzia	Zmeny
2022.09.26	20.3	Odstránené Najlepšie postupy projektového manažmentu odkaz. Aktualizované Popis funkcie v čipe Intel Stratix 10 FPGA IP Core. Aktualizované Popis funkcie v ID čipu Intel FPGA IP Cores.
2020.10.05	20.3	Aktualizovaný popis clkin a resetports v tabuľke: ID čipu Intel FPGA IP Core Ports Popis zahrnúť podrobnosti o Intel MAX 10. Aktualizované Resetovanie ID čipu Intel FPGA IP Core časť, ktorá obsahuje podporu pre zariadenie Intel MAX 10.
2019.05.17	19.1	Aktualizované Resetovanie ID čipu Intel Stratix 10 FPGA IP Core tému na pridanie druhej poznámky týkajúcej sa pokynov na vytvorenie inštancie jadra IP.
2019.02.19	18.1	Pridaná podpora pre zariadenia Intel MAX 10 v IP jadrá a podporované zariadenia tabuľky.
2018.12.24	18.1	Pridané ID čipu Archív používateľskej príručky jadier Intel FPGA IP Cores oddiele.  Zmenili štruktúru dokumentu, aby poskytoval ďalšie podrobnosti o príslušných podporovaných zariadeniach.
2018.06.08	18.0	Aktualizovaný popis portu Readid. Aktualizovaný popis resetovacieho portu.
2018.05.07	18.0	Pridaný port readid pre jadro čipu Intel Stratix 10 FPGA IP IP.

 

Dátum	Verzia	Zmeny
decembra 2017	2017.12.11	Aktualizovaný názov dokumentu z Altera Unique Chip ID IP Core Užívateľská príručka. Pridané Podpora zariadení oddiele.  Kombinované a pridané informácie z Altera Arria 10 Unique Chip ID IP Core Užívateľská príručka a Stratix 10 Unique Chip ID IP Core Užívateľská príručka. Preznačené na Intel. Aktualizované Popis funkcie. Pridaná podpora zariadení Intel Cyclone 10 GX.
máj 2016	2016.05.02	Odstránené štandardné základné informácie IP a pridaný odkaz na príručku Quartus Prime. Aktualizovaná poznámka o podpore zariadenia Arria 10.
September 2014	2014.09.02	• Aktualizovaný názov dokumentu, aby odrážal nový názov jadra IP „Altera Unique Chip ID“.

Dátum	Verzia	Zmeny
August 2014	2014.08.18	Aktualizované kroky parametrizácie pre starý editor parametrov. Pridaná poznámka, že toto jadro IP nepodporuje dizajny Arria 10.
jún 2014	2014.06.30	Informácie MegaWizard Plug-In Manager boli nahradené katalógom IP. Pridané štandardné informácie o aktualizácii jadier IP. Pridané štandardné informácie o inštalácii a licenciách. Odstránené zastarané informácie o úrovni podpory zariadenia. Podpora základných zariadení IP je teraz dostupná v katalógu IP a editore parametrov.
September 2013	2013.09.20	Aktualizované na preformulovanie „Získanie ID čipu zariadenia FPGA“ na „Získanie jedinečného ID čipu zariadenia FPGA“
máj 2013	1.0	Prvotné uvoľnenie.

Odoslať spätnú väzbu

Dokumenty / zdroje

ID čipu Intel FPGA IP jadrá [pdf] Používateľská príručka ID čipu Jadrá IP FPGA, ID čipu, jadrá FPGA IP, jadrá IP

Referencie

• Používateľská príručka