Intel® FPGA P-Tile Avalon ®
Streamovanie IP pre PCI Express*
Dizajn naprample Používateľská príručka
Aktualizované pre Intel®
Quartus® Prime Design Suite: 21.3
Verzia IP: 6.0.0
Používateľská príručka

Dizajn naprample popis

1.1. Funkčný popis dizajnu programovaného vstupu/výstupu (PIO) Príkladample

Dizajn PIO naprample vykonáva prenosy pamäte z hostiteľského procesora do cieľového zariadenia. V tomto example, hostiteľský procesor požaduje jednodword MemRd a emWr
TLP.
Dizajn PIO naprample automaticky vytvorí fileje potrebné simulovať a kompilovať v softvéri Intel Prime. Dizajn naprample pokrýva široký rozsah parametrov. Nepokrýva však všetky možné parametrizácie P-Tile Hard IP pre PCIe.
Tento dizajn naprample obsahuje nasledujúce komponenty:

• Vygenerovaný variant P-Tile Avalon Streaming Hard IP Endpoint (DUT) s parametrami, ktoré ste zadali. Tento komponent riadi dáta TLP prijaté do aplikácie PIO
• Komponent PIO Application (APPS), ktorý vykonáva potrebný preklad medzi PCI Express TLP a jednoduchým Avalon-MM zapisuje a číta do pamäte na čipe.
• Komponent pamäte na čipe (MEM). Pre prevedenie 1×16 naprample, pamäť na čipe pozostáva z jedného 16 KB pamäťového bloku. Pre prevedenie 2×8 naprample, pamäť na čipe pozostáva z dvoch 16 KB pamäťových blokov.
• Reset Release IP: Táto IP udržiava riadiaci obvod v resete, kým zariadenie úplne neprejde do užívateľského režimu. FPGA aktivuje výstup INIT_DONE, aby signalizoval, že zariadenie je v užívateľskom režime. Reset Release IP generuje invertovanú verziu interného signálu INIT_DONE na vytvorenie výstupu nINIT_DONE, ktorý môžete použiť pre svoj dizajn. Signál nINIT_DONE je vysoký, kým celé zariadenie neprejde do užívateľského režimu. Po potvrdení nINIT_DONE (nízka) je celá logika v užívateľskom režime a funguje normálne. Signál nINIT_DONE môžete použiť jedným z nasledujúcich spôsobov:
  • Na bránu externého alebo interného resetu.
  • Na hradlovanie resetovacieho vstupu do transceivera a I/O PLL.
  • Na hradenie povolenia zápisu konštrukčných blokov, ako sú napríklad vstavané pamäťové bloky, stavový stroj a posuvné registre.
  • Ak chcete synchrónne riadiť resetovanie registrov, vstupné porty vo vašom návrhu.

Simulačný testbench vytvára inštanciu návrhu PIO naprample a koreňový port BFM na prepojenie s cieľovým koncovým bodom.
Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.
Registrované podľa ISO 9001:2015
Obrázok 1. Bloková schéma pre Platform Designer PIO 1×16 Design Prample Simulation Testbench

Obrázok 2. Bloková schéma pre Platform Designer PIO 2×8 Design Prample Simulation Testbench

Testovací program zapisuje a načítava dáta z rovnakého miesta v pamäti na čipe. Porovnáva načítané údaje s očakávaným výsledkom. Ak sa nevyskytnú žiadne chyby, test hlási „Simulácia zastavená z dôvodu úspešného dokončenia“. P-Tile Avalon
Streamovací dizajn naprample podporuje nasledujúce konfigurácie:

• Koncový bod Gen4 x16
• Koncový bod Gen3 x16
• Koncový bod Gen4 x8x8
• Koncový bod Gen3 x8x8

Poznámka: Simulačný testovací stôl pre dizajn PCIe x8x8 PIO example je nakonfigurovaný pre jedno prepojenie PCIe x8, hoci skutočný dizajn implementuje dve prepojenia PCIe x8.
Poznámka: Tento dizajn naprampSúbor podporuje iba predvolené nastavenia v editore parametrov P-tile Avalon Streaming IP pre PCI Express.
Obrázok 3. Platform Designer Obsah systému pre P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Platform Designer generuje tento dizajn až pre varianty Gen4 x16.

Obrázok 4. Platform Designer Obsah systému pre P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Platform Designer generuje tento dizajn až pre varianty Gen4 x8x8.

1.2. Popis funkcie pre návrh virtualizácie I/O jedného koreňa (SR-IOV) Príkladample
Dizajn SR-IOV example vykonáva prenosy pamäte z hostiteľského procesora do cieľového zariadenia. Podporuje až dva PF a 32 VF na PF.
Dizajn SR-IOV example automaticky vytvorí fileje potrebné simulovať a kompilovať v softvéri Intel Quartus Prime. Kompilovaný dizajn si môžete stiahnuť na
vývojová súprava Intel Stratix® 10 DX alebo vývojová súprava Intel Agilex™.
Tento dizajn naprample obsahuje nasledujúce komponenty:

• Vygenerovaný variant P-Tile Avalon Streaming (Avalon-ST) IP Endpoint (DUT) s parametrami, ktoré ste zadali. Tento komponent prenáša prijaté dáta TLP do aplikácie SR-IOV.
• Komponent SR-IOV Application (APPS), ktorý vykonáva potrebný preklad medzi PCI Express TLP a jednoduchým Avalon-ST, zapisuje a číta do pamäte na čipe. Pre komponent SR-IOV APPS vygeneruje TLP načítanie z pamäte Dokončenie s údajmi.
  • Pre dizajn SR-IOV naprample s dvoma PF a 32 VF na PF, existuje 66 pamäťových miest, ktoré dizajn example má prístup. Dva PF majú prístup k dvom pamäťovým miestam, zatiaľ čo 64 VF (2 x 32) má prístup k 64 pamäťovým miestam.
• A Reset Release IP.
  Simulačný testovací stôl vytvára inštanciu návrhu SR-IOV naprample a koreňový port BFM na prepojenie s cieľovým koncovým bodom.

Obrázok 5. Bloková schéma pre Platform Designer SR-IOV 1×16 Design Prample Simulation Testbench

Obrázok 6. Bloková schéma pre Platform Designer SR-IOV 2×8 Design Prample Simulation Testbench

Testovací program zapisuje a načítava dáta z rovnakého miesta v pamäti čipu cez 2 PF a 32 VF na PF. Porovnáva načítané údaje s očakávanými
výsledok. Ak sa nevyskytnú žiadne chyby, test hlási „Simulácia zastavená z dôvodu úspešného dokončenia“.
Dizajn SR-IOV example podporuje nasledujúce konfigurácie:

• Koncový bod Gen4 x16
• Koncový bod Gen3 x16
• Koncový bod Gen4 x8x8
• Koncový bod Gen3 x8x8

Obrázok 7. Platform Designer Obsah systému pre P-Tile Avalon-ST s SR-IOV pre PCI Express 1×16 Design Example

Obrázok 8. Platform Designer Obsah systému pre P-Tile Avalon-ST s SR-IOV pre PCI Express 2×8 Design Example

Sprievodca rýchlym spustením

Pomocou softvéru Intel Quartus Prime môžete vygenerovať návrh naprogramovaných I/O (PIO) naprample pre Intel FPGA P-Tile Avalon-ST Hard IP pre jadro PCI Express* IP. Vygenerovaný dizajn naprample odráža parametre, ktoré zadáte. PIO example prenáša údaje z hostiteľského procesora do cieľového zariadenia. Je vhodný pre aplikácie s nízkou šírkou pásma. Tento dizajn naprample automaticky vytvorí fileje potrebné simulovať a kompilovať v softvéri Intel Quartus Prime. Kompilovaný návrh si môžete stiahnuť do svojej vývojovej rady FPGA. Ak chcete prevziať na vlastný hardvér, aktualizujte nastavenia Intel Quartus Prime File (.qsf) so správnym priradením pinov . Obrázok 9. Vývojové kroky pre dizajn Prample

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.
Registrované podľa ISO 9001:2015
2.1. Adresárová štruktúra
Obrázok 10. Adresárová štruktúra pre vygenerovaný dizajn Príkladample

2.2. Generovanie dizajnu Prample
Obrázok 11. Postup

1. V softvéri Intel Quartus Prime Pro Edition vytvorte nový projekt (File ➤ Sprievodca novým projektom).
2. Zadajte adresár, názov a entitu najvyššej úrovne.
3. Pre Typ projektu prijmite predvolenú hodnotu, Empty project. Kliknite na tlačidlo Ďalej.
4. Pre Pridať Files kliknite na Ďalej.
5. V časti Family, Device & Board Settings v časti Family vyberte Intel Agilex alebo Intel Stratix 10.
6. Ak ste v poslednom kroku vybrali Intel Stratix 10, v rozbaľovacej ponuke Device vyberte Stratix 10 DX.
7. Vyberte cieľové zariadenie pre svoj dizajn.
8. Kliknite na tlačidlo Dokončiť.
9. V katalógu IP nájdite a pridajte Intel P-Tile Avalon-ST Hard IP pre PCI Express.
10. V dialógovom okne Nový variant IP zadajte názov vašej adresy IP. Kliknite na Vytvoriť.
11. Na kartách Nastavenia najvyššej úrovne a Nastavenia PCIe* zadajte parametre pre variáciu adresy IP. Ak používate dizajn SR-IOV naprample, na aktiváciu SR-IOV vykonajte nasledujúce kroky:
    a. Na karte PCIe* Device pod kartou PCIe* PCI Express / PCI Capabilities začiarknite políčko Povoliť viacero fyzických funkcií.
    b. Na karte PCIe* Multifunkčné a systémové nastavenia SR-IOV začiarknite políčko Povoliť podporu SR-IOV a zadajte počet PF a VF. V prípade konfigurácií x8 začiarknite políčka Povoliť viacero fyzických funkcií a Povoliť podporu SR-IOV pre karty PCIe0 aj PCIe1.
    c. Na karte PCIe* MSI-X na karte PCIe* PCI Express / PCI Capabilities povoľte podľa potreby funkciu MSI-X.
    d. Na karte PCIe* Base Address Registers povoľte BAR0 pre PF aj VF.
    e. Iné nastavenia parametrov nie sú pre tento dizajn podporované, naprample.
12. Na Example na karte Návrhy vyberte tieto možnosti:
    a. Pre naprample Dizajn Files, zapnite možnosti Simulácia a Syntéza.
    Ak nepotrebujete tieto simulácie alebo syntézy files, ponechanie príslušnej možnosti (možností) vypnuté výrazne znižuje example dizajn generácie čas.
    b. Pre generovaný formát HDL je v aktuálnom vydaní k dispozícii iba Verilog.
    c. Pre Target Development Kit vyberte buď vývojovú súpravu Intel Stratix 10 DX P-Tile ES1 FPGA, vývojovú súpravu Intel Stratix 10 DX P-Tile Production FPGA alebo vývojovú súpravu Intel Agilex F-Series P-Tile ES0 FPGA.
    13. Vyberte Generate Example Design na vytvorenie dizajnu naprample, ktoré môžete simulovať a stiahnuť do hardvéru. Ak vyberiete jednu z vývojových dosiek P-Tile, zariadenie na tejto doske prepíše zariadenie predtým vybraté v projekte Intel Quartus Prime, ak sú zariadenia odlišné. Keď sa zobrazí výzva na zadanie adresára pre vášho example design, môžete akceptovať predvolený adresár, ./intel_pcie_ptile_ast_0_example_design alebo vyberte iný adresár.
    Obrázok 12. Example Návrhy Tab
    
13. Kliknite na tlačidlo Dokončiť. Môžete si uložiť svoju .ip file keď sa zobrazí výzva, ale nevyžaduje sa, aby bolo možné použiť exampdizajn.
14. Otvorte example dizajnový projekt.
15. Zostavte example návrh projektu na vytvorenie súboru .sof file za úplný example dizajn. Toto file je to, čo stiahnete na dosku, aby ste vykonali overenie hardvéru.
16. Zatvorte svojho bývaléhoample dizajnový projekt.
    Upozorňujeme, že v projekte Intel Quartus Prime nemôžete zmeniť pridelenie pinov PCIe. Na uľahčenie smerovania PCB však môžete urobiť pokroktage z funkcií obrátenia jazdného pruhu a inverzie polarity podporovaných touto IP.

2.3. Simulácia dizajnu naprample
Nastavenie simulácie zahŕňa použitie funkčného modelu zbernice koreňového portu (BFM) na uplatnenie P-tile Avalon Streaming IP pre PCIe (DUT), ako je znázornené na nasledujúcom obrázku.
postava.
Obrázok 13. PIO Design Prample Simulation Testbench

Ďalšie podrobnosti o testovacej lavici a moduloch v nej nájdete v časti Testbench na strane 15.
Nasledujúci vývojový diagram ukazuje kroky na simuláciu návrhu naprample:
Obrázok 14. Postup

1.  Prejdite do adresára simulácie testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulátor.
2. Spustite simulačný skript pre simulátor podľa vášho výberu. Pozrite si tabuľku nižšie.
3. Analyzujte výsledky.

Poznámka: P-Tile nepodporuje paralelné simulácie PIPE.
Tabuľka 1. Kroky na spustenie simulácie

Simulátor	Pracovný adresár	Pokyny
ModelSim* SE, Siemens* EDA QuestaSim* – Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Vyvolajte vsim (zadaním vsim, čím sa zobrazí okno konzoly, kde môžete spustiť nasledujúce príkazy). 2. vykonajte msim_setup.tcl Poznámka: Prípadne namiesto krokov 1 a 2 môžete zadať: vsim -c -do msim_setup.tcl. 3. ld_debug 4. beh -všetci 5. Úspešná simulácia končí nasledujúcou správou „Simulácia zastavená z dôvodu úspešného dokončenia!“
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Napíšte sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
pokračovanie…

Simulátor	Pracovný adresár	Pokyny
		Poznámka: Vyššie uvedený príkaz je jednoriadkový. 2. Úspešná simulácia končí nasledujúcou správou „Simulácia zastavená z dôvodu úspešného dokončenia!“ Poznámka: Ak chcete spustiť simuláciu v interaktívnom režime, použite nasledujúce kroky: (ak ste už vygenerovali spustiteľný súbor simv v neinteraktívnom režime, odstráňte súbor simv a simv.diadir) 1. Otvorte súbor vcs_setup.sh file a do príkazu VCS pridajte možnosť ladenia: vcs -debug_access+r 2. Zostavte návrh naprample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Spustite simuláciu v interaktívnom režime: simv -gui &

Tento testbench simuluje až Gen4 x16 variant.
Ak sa nevyskytnú žiadne chyby, simulácia hlási „Simulácia zastavená z dôvodu úspešného dokončenia“.
2.3.1. Testbench
Testbench používa modul testovacieho ovládača, altpcietb_bfm_rp_gen4_x16.sv, na spustenie konfigurácie a transakcií pamäte. Pri spustení modul testovacieho ovládača zobrazuje informácie z registrov Root Port a Endpoint Configuration Space, takže môžete korelovať s parametrami, ktoré ste zadali pomocou Editora parametrov.
Bývalýample design a testbench sú dynamicky generované na základe konfigurácie, ktorú si vyberiete pre P-Tile IP pre PCIe. Testbench používa parametre, ktoré zadáte v Editore parametrov v Intel Quartus Prime. Tento testbench simuluje až ×16 PCI Express prepojenie pomocou sériového rozhrania PCI Express. Dizajn testbench umožňuje simulovať viac ako jedno prepojenie PCI Express naraz. Nasledujúci obrázok predstavuje vysokú úroveň view dizajnu PIO example.
Obrázok 15. PIO Design Prample Simulation Testbench

Najvyššia úroveň testovacej plochy vytvára inštanciu nasledujúcich hlavných modulov:

• altpcietb_bfm_rp_gen4x16.sv – Toto je koreňový port PCIe BFM.
  //Cesta k adresáru
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Toto je návrh koncového bodu s parametrami, ktoré určíte.
  //Cesta k adresáru
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Tento modul je cieľom a iniciátorom transakcií pre návrh PIO example.
  //Cesta k adresáru
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Tento modul je cieľom a iniciátorom transakcií pre návrh SR-IOV example.
  //Cesta k adresáru
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Obrázok 16. Návrh SR-IOV Prample Simulation Testbench

Okrem toho má testovacia plocha rutiny, ktoré vykonávajú nasledujúce úlohy:

• Generuje referenčné hodiny pre koncový bod na požadovanej frekvencii.
• Poskytuje reset PCI Express pri spustení.

Ďalšie podrobnosti o koreňovom porte BFM nájdete v kapitole TestBench v používateľskej príručke Intel FPGA P-Tile Avalon pre streamovanie IP pre PCI Express.
Súvisiace informácie
Intel FPGA P-Tile Avalon streaming IP pre PCI Express Užívateľská príručka
2.3.1.1. Testovací modul ovládača
Modul testovacieho ovládača, intel_pcie_ptile_tbed_hwtcl.v, vytvára inštanciu najvyššej úrovne BFM,altpcietb_bfm_top_rp.v.
BFM najvyššej úrovne plní tieto úlohy:

1. Informuje vodiča a monitor.
2. Vytvára inštanciu koreňového portu BFM.
3. Instantuje sériové rozhranie.

Konfiguračný modul altpcietb_g3bfm_configure.v vykonáva nasledujúce úlohy:

1. Konfiguruje a priraďuje BAR.
2. Konfiguruje koreňový port a koncový bod.
3. Zobrazuje komplexné nastavenia konfiguračného priestoru, BAR, MSI, MSI-X a AER.

2.3.1.2. PIO Design Prample Testbench

Na obrázku nižšie je znázornený dizajn PIO napramphierarchia návrhu simulácie. Testy pre návrh PIO naprample sú definované s parametrom apps_type_hwtcl nastaveným na
3. Testy spustené pod touto hodnotou parametra sú definované v ebfm_cfg_rp_ep_rootport, find_mem_bar a downstream_loop.
Obrázok 17. Návrh PIO Prample Hierarchia návrhu simulácie

Testbench začína trénovaním odkazov a potom pristupuje do konfiguračného priestoru IP na enumeráciu. Úloha s názvom downstream_loop (definovaná v koreňovom porte
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) potom vykoná test prepojenia PCIe. Tento test pozostáva z nasledujúcich krokov:

1. Vydajte príkaz na zápis do pamäte na zapísanie jedného dword údajov do pamäte na čipe za koncovým bodom.
2. Vydajte príkaz na čítanie z pamäte, aby ste načítali späť údaje z pamäte na čipe.
3. Porovnajte načítané údaje so zapisovanými údajmi. Ak sa zhodujú, test to počíta ako Pass.
4. Opakujte kroky 1, 2 a 3 pre 10 iterácií.

Prvý zápis do pamäte prebieha okolo 219 nás. Po ňom nasleduje načítanie pamäte na rozhraní Avalon-ST RX P-tile Hard IP pre PCIe. Dokončovacie TLP sa objaví krátko po požiadavke na čítanie pamäte na rozhraní Avalon-ST TX.
2.3.1.3. Návrh SR-IOV Prample Testbench
Na obrázku nižšie je znázornené prevedenie SR-IOV napramphierarchia návrhu simulácie. Skúšky pre návrh SR-IOV naprample sú vykonávané úlohou sriov_test,
ktorý je definovaný v altpcietb_bfm_cfbp.sv.
Obrázok 18. Návrh SR-IOV Prample Hierarchia návrhu simulácie

Testovacia plocha SR-IOV podporuje až dve fyzické funkcie (PF) a 32 virtuálnych funkcií (VF) na PF.
Testbench začína trénovaním odkazov a potom pristupuje do konfiguračného priestoru IP na enumeráciu. Potom vykoná nasledujúce kroky:

1. Pošlite požiadavku na zápis do pamäte do PF nasledovanú požiadavkou na čítanie z pamäte na prečítanie tých istých údajov na porovnanie. Ak sa čítané dáta zhodujú so zapisovanými dátami, je to tak
   a Pass. Tento test sa vykonáva úlohou s názvom my_test (definovaná v altpcietb_bfm_cfbp.v). Tento test sa opakuje dvakrát pre každý PF.
2. Pošlite požiadavku na zápis do pamäte do VF, po ktorej nasleduje požiadavka na čítanie pamäte, aby sa tie isté dáta načítali späť na porovnanie. Ak sa čítané dáta zhodujú so zapisovanými dátami, je to tak
   a Pass. Tento test sa vykonáva úlohou s názvom cfbp_target_test (definovaná v altpcietb_bfm_cfbp.v). Tento test sa opakuje pre každú VF.

Prvý zápis do pamäte prebieha okolo 263 nás. Po ňom nasleduje načítanie pamäte na rozhraní Avalon-ST RX PF0 P-tile Hard IP pre PCIe. Dokončovacie TLP sa objaví krátko po požiadavke na čítanie pamäte na rozhraní Avalon-ST TX.
2.4. Zostavenie návrhu naprample

1. Prejdite na /intel_pcie_ptile_ast_0_example_design/ a otvorte pcie_ed.qpf.
2. Ak vyberiete niektorý z dvoch nasledujúcich vývojových súprav, nastavenia súvisiace s VID budú zahrnuté v súbore .qsf file vygenerovaného dizajnu naprample a nemusíte ich pridávať ručne. Upozorňujeme, že tieto nastavenia sú špecifické pre dosku.
   • Vývojová súprava FPGA Intel Stratix 10 DX P-Tile ES1
   • Vývojová súprava Intel Stratix 10 DX P-Tile Production FPGA
   • Vývojová súprava FPGA Intel Agilex F-Series P-Tile ES0
3. V ponuke Spracovanie vyberte položku Spustiť kompiláciu.

2.5. Inštalácia ovládača jadra systému Linux

Predtým, ako budete môcť otestovať dizajn naprample v hardvéri, musíte nainštalovať jadro Linuxu
vodič. Tento ovládač môžete použiť na vykonanie nasledujúcich testov:
• Test prepojenia PCIe, ktorý vykoná 100 zápisov a čítania
• Pamäťový priestor DWORD
číta a píše
• Konfiguračný priestor DWORD číta a zapisuje
(1)
Okrem toho môžete pomocou ovládača zmeniť hodnotu nasledujúcich parametrov:
• Používaný BAR
• Vybrané zariadenie (zadaním čísla zbernice, zariadenia a funkcie (BDF) pre
zariadenie)
Ak chcete nainštalovať ovládač jadra, vykonajte nasledujúce kroky:

1. Prejdite na ./software/kernel/linux pod example adresár generovania dizajnu.
2. Zmeňte povolenia na inštaláciu, načítanie a uvoľnenie files:
   $ chmod 777 nainštalovať zaťaženie uvoľniť
3. Nainštalujte ovládač:
   $ sudo ./install
4. Skontrolujte inštaláciu ovládača:
   $ lsmod | grep intel_fpga_pcie_drv
   Očakávaný výsledok:
   intel_fpga_pcie_drv 17792 0
5. Overte, či Linux rozpozná dizajn PCIe example:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Poznámka: Ak ste zmenili ID dodávateľa, nahraďte nové ID dodávateľa pre Intel
   ID dodávateľa v tomto príkaze.
   Očakávaný výsledok:
   Používaný ovládač jadra: intel_fpga_pcie_drv

2.6. Spustenie Design Example
Tu sú testovacie operácie, ktoré môžete vykonať na dizajne P-Tile Avalon-ST PCIe examples:

1. V celej tejto používateľskej príručke majú výrazy slovo, DWORD a QWORD rovnaký význam, aký majú v základnej špecifikácii PCI Express. Slovo má 16 bitov, DWORD má 32 bitov a QWORD má 64 bitov.

Tabuľka 2. Testovacie operácie podporované P-Tile Avalon-ST PCIe Design Examples

Operácie	Požadovaný BAR	Podporované P-Tile Avalon-ST PCIe Design Example
0: Test odkazu – 100 zápisov a prečítaní	0	áno
1: Pamäť na zápis	0	áno
2: Miesto v pamäti	0	áno
3: Zápis konfiguračného priestoru	N/A	áno
4: Prečítajte si konfiguračný priestor	N/A	áno
5: Zmeňte PRIEČKU	N/A	áno
6: Vymeňte zariadenie	N/A	áno
7: Povoliť SR-IOV	N/A	Áno (*)
8: Vykonajte test prepojenia pre každú povolenú virtuálnu funkciu patriacu aktuálnemu zariadeniu	N/A	Áno (*)
9: Vykonajte DMA	N/A	Nie
10: Ukončite program	N/A	áno

Poznámka: (*) Tieto testovacie operácie sú k dispozícii len vtedy, keď je návrh SR-IOV naprample je vybraté.
2.6.1. Spustenie PIO Design Example

1. Prejdite na ./software/user/example pod dizajnom example adresár.
2. Zostavte dizajn naprampprihláška:
   $ urobiť
3. Spustite test:
   $ sudo ./intel_fpga_pcie_link_test
   Test prepojenia Intel FPGA IP PCIe môžete spustiť v manuálnom alebo automatickom režime. Vyber z:
   • V automatickom režime aplikácia automaticky vyberie zariadenie. Test vyberie zariadenie Intel PCIe s najnižším BDF na základe zhody s ID dodávateľa.
   Test tiež vyberie najnižšiu dostupnú BAR.
   • V manuálnom režime sa vás test spýta na zbernicu, číslo zariadenia a funkcie a BAR.
   Pre Intel Stratix 10 DX alebo Intel Agilex Development Kit môžete určiť
   BDF zadaním nasledujúceho príkazu:
   $ lspci -d 1172:
   4. Tu sú sample prepisy pre automatický a manuálny režim:
   Automatický režim:

Manuálny režim:

Súvisiace informácie
PCIe Link Inspector Overview
Použite PCIe Link Inspector na monitorovanie prepojenia na fyzickej, dátovej a transakčnej vrstve.
2.6.2. Spustenie SR-IOV Design Example

Tu sú kroky na testovanie návrhu SR-IOV naprample na hardvéri:

1. Spustite test prepojenia Intel FPGA IP PCIe spustením sudo ./
   príkaz intel_fpga_pcie_link_test a potom vyberte možnosť 1:
   Manuálne vyberte zariadenie.
2. Zadajte BDF fyzickej funkcie, pre ktorú sú priradené virtuálne funkcie.
3. Zadajte BAR „0“, aby ste prešli do testovacieho menu.
4. Zadajte voľbu 7, aby ste povolili SR-IOV pre aktuálne zariadenie.
5. Zadajte počet virtuálnych funkcií, ktoré sa majú povoliť pre aktuálne zariadenie.
   
6. Zadajte voľbu 8, aby ste vykonali test prepojenia pre každú povolenú virtuálnu funkciu alokovanú pre fyzickú funkciu. Aplikácia na testovanie prepojenia vykoná 100 zápisov do pamäte, každý s jedným dword údajov, a potom načíta údaje späť na kontrolu. Aplikácia na konci testovania vypíše počet virtuálnych funkcií, ktoré neprešli testom prepojenia.
   7. V novom termináli spustite lspci –d 1172: | Príkaz grep -c “Altera” na overenie vymenovania PF a VF. Očakávaným výsledkom je súčet počtu fyzických funkcií a počtu virtuálnych funkcií.

P-tile Avalon Streaming IP pre PCI Express Design

Example Archív používateľských príručiek

Verzia Intel Quartus Prime	Používateľská príručka
21.2	P-tile Avalon Streaming IP pre PCI Express Design Example Používateľská príručka
20.3	P-tile Avalon Streaming IP pre PCI Express Design Example Používateľská príručka
20.2	P-tile Avalon Streaming IP pre PCI Express Design Example Používateľská príručka
20.1	P-tile Avalon Streaming IP pre PCI Express Design Example Používateľská príručka
19.4	P-tile Avalon Streaming IP pre PCI Express Design Example Používateľská príručka
19.1.1	P-tile Avalon Streaming IP pre PCI Express Design Example Používateľská príručka

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.
ISO
9001:2015
Registrovaný

História revízií dokumentu pre Intel P-Tile Avalon

Streaming Hard IP pre PCIe Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2021.10.04	21.3	6.0.0	Zmenené podporované konfigurácie pre dizajn SR-IOV naprample od Gen3 x16 EP a Gen4 x16 EP po Gen3 x8 EP a Gen4 x8 EP vo funkčnom popise pre dizajn Single Root I/O Virtualization (SR-IOV) Pr.ample sekcia. Do programu Generating the Design Ex bola pridaná podpora vývojovej súpravy Intel Stratix 10 DX P-tile Production FPGAample sekcia.
2021.07.01	21.2	5.0.0	Odstránené simulačné krivky pre PIO a SR-IOV design examples zo sekcie Simulácia návrhu Príkladample. Aktualizovaný príkaz na zobrazenie BDF v sekcii Spustenie PIO Design Example.
2020.10.05	20.3	3.1.0	Odstránená sekcia Registre od návrhu Avalon Streaming examplesy nemajú žiadny kontrolný register.
2020.07.10	20.2	3.0.0	Pridané simulačné krivky, popisy testovacích prípadov a popisy výsledkov testov pre návrh napramples. Do Simulating the Design Ex boli pridané simulačné pokyny pre simulátor ModelSimample sekcia.
2020.05.07	20.1	2.0.0	Aktualizovaný názov dokumentu na Intel FPGA P-Tile Avalon streaming IP pre PCI Express Design Example Používateľská príručka, aby ste splnili nové pravidlá pre zákonné názvy. Aktualizovaný príkaz simulácie interaktívneho režimu VCS.
2019.12.16	19.4	1.1.0	Pridaný dizajn SR-IOV examppopis.
2019.11.13	19.3	1.0.0	Pridané Gen4 x8 Endpoint a Gen3 x8 Endpoint do zoznamu podporovaných konfigurácií.
2019.05.03	19.1.1	1.0.0	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.
ISO
9001:2015
Registrovaný

Online verzia
Odoslať spätnú väzbu
ID: 683038
UG-20234
Verzia: 2021.10.04

Dokumenty / zdroje

intel FPGA P-Tile Avalon Streaming IP pre PCI Express Design Prample [pdf] Používateľská príručka FPGA P-Tile, Avalon Streaming IP pre PCI Express Design Example, FPGA P-Tile Avalon Streaming IP pre PCI Express Design Prample, FPGA P-Tile Avalon Streaming IP

Referencie

• Používateľská príručka